반응형 create clock1 [SDC / timing analysis] SDC란 / create_clock / create_generated_clock 1. SDCSDC란 Synopsys Design Constraint의 약자이다. 이런 constraint들이 필요한 이유는 우리가 원하는 spec의 chip을 만들기 위해서다.만약에 chip에서 error가 발생했는데 timing issue로 매우 늦게 알림이 떠서 문제가 생길 수도 있고constraint 하나를 넣지 않아서 chip이 일정 조건에서 다 죽어버릴 수도 있다. constraint에는 크게 Design Rule Constraint와 Optimization Constraint로 나눠진다.Design Rule Constraint는 technology library에 기술되어 있으며 Transition time, Fanout, Capacitance, Cell Degradation, Minimum.. 2024. 7. 3. 이전 1 다음 728x90 반응형