반응형 timing analysis3 [SDC / timing analysis] SDC란 / create_clock / create_generated_clock 1. SDCSDC란 Synopsys Design Constraint의 약자이다. 이런 constraint들이 필요한 이유는 우리가 원하는 spec의 chip을 만들기 위해서다.만약에 chip에서 error가 발생했는데 timing issue로 매우 늦게 알림이 떠서 문제가 생길 수도 있고constraint 하나를 넣지 않아서 chip이 일정 조건에서 다 죽어버릴 수도 있다. constraint에는 크게 Design Rule Constraint와 Optimization Constraint로 나눠진다.Design Rule Constraint는 technology library에 기술되어 있으며 Transition time, Fanout, Capacitance, Cell Degradation, Minimum.. 2024. 7. 3. [timing analysis] startpoint & endpoint 1. startpoint timing analysis를 진행할 때 path의 startpoint에는 2가지가 있다.첫번째는 디자인의 input port(1), 두번째는 sequential element의 clock pin(2)이다. sequential element라고 하면 쉽게 flip flop이라고 생각하면 된다. 2. endpoint 마찬가지로 timing analysis를 진행할 때 path의 endpoint에는 2가지가 있다.첫번째는 sequential element의 data input pin(3), 두번째는 디자인의 output port(4)이다. 3. path startpoint와 endpoint의 조합이 path가 된다.그렇다면 총 4가지인 것을 알 수 있다.첫번째는 1번에서 3번으로 .. 2024. 6. 13. [timing analysis] data path & clock path [data path와 clock path] data path와 clock path는 각각 무엇인지 직관적으로 알 수 있다.data path란 data가 전달되는, 이동하는 path를 의미하고clock path란 clock과 관련된 path를 의미한다. 말로 들었을 때는 명확히 알기 어려울 수 있으니 그림을 보면 직관적으로 파악할 수 있다.그림으로는 data나 clock이 전달된다, 이동한다라는 것은 와닿지 않을 수 있다.data와 관련된 path, clock과 관련된 path라고 생각하면 될 것 같다. *틀린 부분에 대해서는 정정 부탁드립니다. 2024. 6. 12. 이전 1 다음 728x90 반응형
